diff --git a/Labs/01. Adder/README.md b/Labs/01. Adder/README.md
index 8cc0c9c1..a47ddbf1 100644
--- a/Labs/01. Adder/README.md	
+++ b/Labs/01. Adder/README.md	
@@ -171,7 +171,7 @@ module testbench();                // <- Не имеет ни входов, ни
 endmodule
 ```
 
-_Листинг 2. SystemVerilog-код тестбенча для модуля example._
+_Листинг 2. SystemVerilog-код тестбенча для модуля half_adder._
 
 ![../../.pic/Labs/lab_01_adder/fig_04.png](../../.pic/Labs/lab_01_adder/fig_04.png)