From c6d0b60487f75bdc8f1e3ff228093a1da4b88b9b Mon Sep 17 00:00:00 2001 From: Syama Pingali Date: Fri, 29 May 2020 16:55:36 +0530 Subject: [PATCH] added new led driver for S3. Added qf_helloworldhw sample. The led driver loads FPGA IP to blink an LED --- drivers/led/CMakeLists.txt | 1 + drivers/led/Kconfig | 1 + drivers/led/Kconfig.eos_s3_1 | 8 + drivers/led/eos_s3_led1_ip.h | 1901 +++++++++++++++++++ drivers/led/eos_s3_led_config.h | 58 + drivers/led/led_eos_s3_1.c | 49 + samples/qf_helloworldhw/CMakeLists.txt | 9 + samples/qf_helloworldhw/README.rst | 31 + samples/qf_helloworldhw/prj.conf | 1 + samples/qf_helloworldhw/sample.yaml | 3 + samples/qf_helloworldhw/src/main.c | 25 + soc/arm/quicklogic_eos_s3/CMakeLists.txt | 1 + soc/arm/quicklogic_eos_s3/Kconfig | 6 + soc/arm/quicklogic_eos_s3/Kconfig.defconfig | 6 + soc/arm/quicklogic_eos_s3/fpga_loader.c | 153 ++ soc/arm/quicklogic_eos_s3/fpga_loader.h | 23 + soc/arm/quicklogic_eos_s3/soc.c | 28 + soc/arm/quicklogic_eos_s3/soc.h | 3 + 18 files changed, 2307 insertions(+) create mode 100644 drivers/led/Kconfig.eos_s3_1 create mode 100755 drivers/led/eos_s3_led1_ip.h create mode 100644 drivers/led/eos_s3_led_config.h create mode 100644 drivers/led/led_eos_s3_1.c create mode 100644 samples/qf_helloworldhw/CMakeLists.txt create mode 100644 samples/qf_helloworldhw/README.rst create mode 100644 samples/qf_helloworldhw/prj.conf create mode 100644 samples/qf_helloworldhw/sample.yaml create mode 100644 samples/qf_helloworldhw/src/main.c create mode 100755 soc/arm/quicklogic_eos_s3/fpga_loader.c create mode 100755 soc/arm/quicklogic_eos_s3/fpga_loader.h diff --git a/drivers/led/CMakeLists.txt b/drivers/led/CMakeLists.txt index 3c2f7c114d05..ca3ae51789be 100644 --- a/drivers/led/CMakeLists.txt +++ b/drivers/led/CMakeLists.txt @@ -4,5 +4,6 @@ zephyr_sources_ifdef(CONFIG_HT16K33 ht16k33.c) zephyr_sources_ifdef(CONFIG_LP3943 lp3943.c) zephyr_sources_ifdef(CONFIG_LP5562 lp5562.c) zephyr_sources_ifdef(CONFIG_PCA9633 pca9633.c) +zephyr_sources_ifdef(CONFIG_EOS_S3_LED1 led_eos_s3_1.c) zephyr_sources_ifdef(CONFIG_USERSPACE led_handlers.c) diff --git a/drivers/led/Kconfig b/drivers/led/Kconfig index 02a288b17671..1e6f483b4539 100644 --- a/drivers/led/Kconfig +++ b/drivers/led/Kconfig @@ -24,5 +24,6 @@ source "drivers/led/Kconfig.ht16k33" source "drivers/led/Kconfig.lp3943" source "drivers/led/Kconfig.lp5562" source "drivers/led/Kconfig.pca9633" +source "drivers/led/Kconfig.eos_s3_1" endif # LED diff --git a/drivers/led/Kconfig.eos_s3_1 b/drivers/led/Kconfig.eos_s3_1 new file mode 100644 index 000000000000..9b4bd3caac94 --- /dev/null +++ b/drivers/led/Kconfig.eos_s3_1 @@ -0,0 +1,8 @@ +# Copyright (c) 2018 Workaround GmbH +# SPDX-License-Identifier: Apache-2.0 + +config EOS_S3_LED1 + bool "EOS S3 LED driver 1" + help + Enable LED driver 1 for QL S3. + diff --git a/drivers/led/eos_s3_led1_ip.h b/drivers/led/eos_s3_led1_ip.h new file mode 100755 index 000000000000..5d158ce4b77f --- /dev/null +++ b/drivers/led/eos_s3_led1_ip.h @@ -0,0 +1,1901 @@ +uint32_t axFPGABitStream[] = { + 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, + 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, + 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, + 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, + 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00002000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, + 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, + 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00004000, + 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, + 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, 0x00000000, + 0x00000000, 0x00000000, 0x00000000, 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a/drivers/led/eos_s3_led_config.h b/drivers/led/eos_s3_led_config.h new file mode 100644 index 000000000000..15d4c2ea1f5f --- /dev/null +++ b/drivers/led/eos_s3_led_config.h @@ -0,0 +1,58 @@ +/* + * ========================================================== + * + * Copyright (C) 2020 QuickLogic Corporation + * Licensed under the Apache License, Version 2.0 (the "License"); + * you may not use this file except in compliance with the License. + * You may obtain a copy of the License at + * http://www.apache.org/licenses/LICENSE-2.0 + * Unless required by applicable law or agreed to in writing, software + * distributed under the License is distributed on an "AS IS" BASIS, + * WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied. + * See the License for the specific language governing permissions and + * limitations under the License. + * + * File : eos_s3_led_config.h + * Purpose : This file contains the IO mux definitions for LEDs + * + * + * =========================================================== + * + */ + + +#ifndef _INC_EOS_S3_LED_CONFIG +#define _INC_EOS_S3_LED_CONFIG + +#include + +/* Set FPGA_LED0 to PAD18 */ +#define FPGA_LED0_PAD18 (PAD_CTRL_SEL_FPGA | PAD_OEN_NORMAL \ + | PAD_P_Z | PAD_SR_SLOW | PAD_E_4MA \ + | PAD_REN_DISABLE | PAD_SMT_DISABLE) +#define FPGA_LED0_PAD18_FBIO PAD18_FUNC_SEL_FBIO_18 + +/* Set FPGA_LED1 to PAD21 */ +#define FPGA_LED1_PAD21 (PAD_CTRL_SEL_FPGA | PAD_OEN_NORMAL \ + | PAD_P_Z | PAD_SR_SLOW | PAD_E_4MA \ + | PAD_REN_DISABLE | PAD_SMT_DISABLE) +#define FPGA_LED1_PAD21_FBIO PAD21_FUNC_SEL_FBIO_21 + +/* Set FPGA_LED2 to PAD22 */ +#define FPGA_LED2_PAD22 (PAD_CTRL_SEL_FPGA | PAD_OEN_NORMAL \ + | PAD_P_Z | PAD_SR_SLOW | PAD_E_4MA \ + | PAD_REN_DISABLE | PAD_SMT_DISABLE) +#define FPGA_LED2_PAD22_FBIO PAD22_FUNC_SEL_FBIO_22 + +#define FPGA_LED0_PAD 18 +#define FPGA_LED0_PAD_CFG FPGA_LED0_PAD18 +#define FPGA_LED0_FBIO_SEL FPGA_LED0_PAD18_FBIO +#define FPGA_LED1_PAD 21 +#define FPGA_LED1_PAD_CFG FPGA_LED1_PAD21 +#define FPGA_LED1_FBIO_SEL FPGA_LED1_PAD21_FBIO +#define FPGA_LED2_PAD 22 +#define FPGA_LED2_PAD_CFG FPGA_LED2_PAD22 +#define FPGA_LED2_FBIO_SEL FPGA_LED2_PAD22_FBIO + + +#endif /* _INC_EOS_S3_LED_CONFIG */ diff --git a/drivers/led/led_eos_s3_1.c b/drivers/led/led_eos_s3_1.c new file mode 100644 index 000000000000..4482674e4c1f --- /dev/null +++ b/drivers/led/led_eos_s3_1.c @@ -0,0 +1,49 @@ +/* + * ========================================================== + * + * Copyright (C) 2020 QuickLogic Corporation + * Licensed under the Apache License, Version 2.0 (the "License"); + * you may not use this file except in compliance with the License. + * You may obtain a copy of the License at + * http://www.apache.org/licenses/LICENSE-2.0 + * Unless required by applicable law or agreed to in writing, software + * distributed under the License is distributed on an "AS IS" BASIS, + * WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied. + * See the License for the specific language governing permissions and + * limitations under the License. + * + * File : led_eos_s3_1.c + * Purpose : This is the driver for LED controller IP. + * + * + * =========================================================== + * + */ + +#include +#include +#include +#include "eos_s3_led1_ip.h" +#include "eos_s3_led_config.h" + +static void config_ios() +{ + eos_s3_io_mux(FPGA_LED0_PAD, FPGA_LED0_PAD_CFG); + eos_s3_io_mux(FPGA_LED1_PAD, FPGA_LED1_PAD_CFG); + eos_s3_io_mux(FPGA_LED2_PAD, FPGA_LED2_PAD_CFG); + + eos_s3_fbio_select(FPGA_LED0_PAD,FPGA_LED0_FBIO_SEL); + eos_s3_fbio_select(FPGA_LED1_PAD,FPGA_LED1_FBIO_SEL); + eos_s3_fbio_select(FPGA_LED2_PAD,FPGA_LED2_FBIO_SEL); + +} + +void program_fpga_ip() +{ + // Load bitstrem into FPGA + load_fpga(sizeof(axFPGABitStream),axFPGABitStream); + + // Configure IOs + config_ios(); +} + diff --git a/samples/qf_helloworldhw/CMakeLists.txt b/samples/qf_helloworldhw/CMakeLists.txt new file mode 100644 index 000000000000..cb436bb1fe83 --- /dev/null +++ b/samples/qf_helloworldhw/CMakeLists.txt @@ -0,0 +1,9 @@ +# SPDX-License-Identifier: Apache-2.0 + +cmake_minimum_required(VERSION 3.13.1) +include($ENV{ZEPHYR_BASE}/cmake/app/boilerplate.cmake NO_POLICY_SCOPE) +project(qf_helloworldhw) + +FILE(GLOB app_sources src/*.c) +target_sources(app PRIVATE ${app_sources}) +#add_definitions( -DDBUG) diff --git a/samples/qf_helloworldhw/README.rst b/samples/qf_helloworldhw/README.rst new file mode 100644 index 000000000000..6a6b9c889e77 --- /dev/null +++ b/samples/qf_helloworldhw/README.rst @@ -0,0 +1,31 @@ +.. _hello_world: + +Hello World +########### + +Overview +******** +The Hello World example can be used on Quick Feather board. +It prints 'Hello World' to the console using EOS S3 H/W UART and +blinks green on the board. It uses FPGA IP to blink the LED. + +Building and Running +******************** + +This project can be built and executed +on Quick Feather as follows: + +.. zephyr-app-commands:: + :zephyr-app: samples/qf_hello_worldhw + :host-os: unix + :board: quick feather + :goals: run + :compact: + +Sample Output +============= + +.. code-block:: console + + Hello World! + diff --git a/samples/qf_helloworldhw/prj.conf b/samples/qf_helloworldhw/prj.conf new file mode 100644 index 000000000000..5a0996b9b1d9 --- /dev/null +++ b/samples/qf_helloworldhw/prj.conf @@ -0,0 +1 @@ +CONFIG_LED=y diff --git a/samples/qf_helloworldhw/sample.yaml b/samples/qf_helloworldhw/sample.yaml new file mode 100644 index 000000000000..094364147dec --- /dev/null +++ b/samples/qf_helloworldhw/sample.yaml @@ -0,0 +1,3 @@ +sample: + name: qf_helloworldhw Sample + diff --git a/samples/qf_helloworldhw/src/main.c b/samples/qf_helloworldhw/src/main.c new file mode 100644 index 000000000000..a0b747261c7d --- /dev/null +++ b/samples/qf_helloworldhw/src/main.c @@ -0,0 +1,25 @@ +/* + * Copyright (c) 2016 Intel Corporation + * + * SPDX-License-Identifier: Apache-2.0 + */ + +#include +#include +#include + +void main(void) +{ + printk("\n\n"); + printk( "##########################\n"); + printk( "Quicklogic Open Platform 2.0\n"); + printk( "SW Version: "); + printk("OP2-QuickFeather-helloworldhw-app"); + printk( "\n" ); + printk( __DATE__ " " __TIME__ "\n" ); + printk( "##########################\n\n"); + + printk("Hello World!\n"); + + while (1); +} diff --git a/soc/arm/quicklogic_eos_s3/CMakeLists.txt b/soc/arm/quicklogic_eos_s3/CMakeLists.txt index 07d9bfb20489..2fbf9907ba6b 100644 --- a/soc/arm/quicklogic_eos_s3/CMakeLists.txt +++ b/soc/arm/quicklogic_eos_s3/CMakeLists.txt @@ -5,4 +5,5 @@ zephyr_include_directories(${ZEPHYR_BASE}/drivers) zephyr_sources( soc.c irq_handlers.c + fpga_loader.c ) diff --git a/soc/arm/quicklogic_eos_s3/Kconfig b/soc/arm/quicklogic_eos_s3/Kconfig index 246b39fc4307..ef827a94034d 100644 --- a/soc/arm/quicklogic_eos_s3/Kconfig +++ b/soc/arm/quicklogic_eos_s3/Kconfig @@ -13,3 +13,9 @@ config SOC_EOS_S3_FPGA bool help Enable on chip FPGA + +config EOS_S3_PROGRAM_FPGA + bool + help + Enable programming the FPGA IP on EOS S3 + diff --git a/soc/arm/quicklogic_eos_s3/Kconfig.defconfig b/soc/arm/quicklogic_eos_s3/Kconfig.defconfig index ba8e0ac161f8..ca8c175a3a81 100644 --- a/soc/arm/quicklogic_eos_s3/Kconfig.defconfig +++ b/soc/arm/quicklogic_eos_s3/Kconfig.defconfig @@ -57,4 +57,10 @@ config SPI_EOS_S3 endif # SPI +if LED +config EOS_S3_LED1 + select EOS_S3_PROGRAM_FPGA + default y +endif # LED + endif # SOC_EOS_S3 diff --git a/soc/arm/quicklogic_eos_s3/fpga_loader.c b/soc/arm/quicklogic_eos_s3/fpga_loader.c new file mode 100755 index 000000000000..b3d837e82627 --- /dev/null +++ b/soc/arm/quicklogic_eos_s3/fpga_loader.c @@ -0,0 +1,153 @@ +/*========================================================== +* +* Copyright 2020 QuickLogic +* +* Licensed under the Apache License, Version 2.0 (the "License"); +* you may not use this file except in compliance with the License. +* You may obtain a copy of the License at +* +* http://www.apache.org/licenses/LICENSE-2.0 +* +* Unless required by applicable law or agreed to in writing, software +* distributed under the License is distributed on an "AS IS" BASIS, +* WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied. +* See the License for the specific language governing permissions and +* limitations under the License. +* +* +* File : fpga_loader.c +* Purpose: Contains functionality to load FPGA +* +*=========================================================*/ + +#include +#include +#include + + +#define REG1 (*(volatile uint32_t *)(0x40004610)) +#define REG2 (*(volatile uint32_t *)(0x40004044)) +#define REG3 (*(volatile uint32_t *)(0x4000404C)) +#define REG4 (*(volatile uint32_t *)(0x40004064)) + +#define REG5 (*(volatile uint32_t *)(0x40004070)) +#define REG6 (*(volatile uint32_t *)(0x4000411C)) +#define REG7 (*(volatile uint32_t *)(0x40004054)) +#define REG8 (*(volatile uint32_t *)(0x400047F8)) + +#define REG9 (*(volatile uint32_t *)(0x40014000)) + +#define REG10 (*(volatile uint32_t *)(0x400047F0)) +#define REG11 (*(volatile uint32_t *)(0x400047F4)) +#define REG12 (*(volatile uint32_t *)(0x40004088)) +#define REG13 (*(volatile uint32_t *)(0x40004094)) +#define REG14 (*(volatile uint32_t *)(0x400047F8)) +#define REG15 (*(volatile uint32_t *)(0x40004040)) +#define REG16 (*(volatile uint32_t *)(0x40004048)) +#define REG17 (*(volatile uint32_t *)(0x4000404C)) + +#define CFG_CTL_CFG_DATA (*(volatile uint32_t *)(0x40014FFC)) +#define CFG_CTL_CFG_CTL (*(volatile uint32_t *)(0x40014000)) + +static void enable_clocks() +{ + PMU->FFE_FB_PF_SW_WU = PMU_FFE_FB_PF_SW_WU_PF_WU + | PMU_FFE_FB_PF_SW_WU_FB_WU + | PMU_FFE_FB_PF_SW_WU_FFE_WU; + CRU->FB_SW_RESET = FB_C21_DOMAIN_SW_RESET | FB_C16_DOMAIN_SW_RESET + | FB_C09_DOMAIN_SW_RESET | FB_C02_DOMAIN_SW_RESET; + + CRU->C02_CLK_GATE = C02_CLK_GATE_PATH_0_ON | C02_CLK_GATE_PATH_1_ON + | C02_CLK_GATE_PATH_2_ON; + + CRU->C08_X1_CLK_GATE = C08_X1_CLK_GATE_PATH_1_ON + | C08_X1_CLK_GATE_PATH_2_ON; + + CRU->C16_CLK_GATE = C16_CLK_GATE_PATH_0_ON; + + CRU->C21_CLK_GATE = C21_CLK_GATE_PATH_0_ON; + + CRU->C09_CLK_GATE = C09_CLK_GATE_PATH_1_ON | C09_CLK_GATE_PATH_2_ON; +} + +/************************************************************* + * + * Load FPGA from in memory description + * + *************************************************************/ + +int load_fpga(uint32_t img_size,uint32_t* image_ptr) +{ + unsigned int i = 0; + uint32_t chunk_cnt=0; + volatile uint32_t *gFPGAPtr = (volatile uint32_t*)image_ptr; + + *((volatile unsigned int*) 0x40004c4c) = 0x00000180; + + enable_clocks(); + + // Configuration of CFG_CTRL for writes + CFG_CTL_CFG_CTL = 0x0000bdff ; + // wait some time for fpga to get reset pulse + for (i=0;i<50; i++) { + PMU->GEN_PURPOSE_1 = i << 4; + } + + REG8 = 0x10; + REG8 = 0x20; + REG8 = 0x30; + REG8 = 0x40; + REG8 = 0x50; + REG8 = 0x60; + REG8 = 0x70; + REG8 = 0x80; + + REG9 = 0xBDFF; + + REG8 = 0x10; + REG8 = 0x20; + REG8 = 0x30; + REG8 = 0x40; + REG8 = 0x50; + REG8 = 0x60; + REG8 = 0x70; + REG8 = 0x80; + + + for(chunk_cnt=0;chunk_cnt<(img_size/4);chunk_cnt++) + CFG_CTL_CFG_DATA = gFPGAPtr[chunk_cnt]; + + // wait some time for fpga to get reset pulse + for (i=0;i<50; i++) { + PMU->GEN_PURPOSE_1 = i << 4; + } + + CFG_CTL_CFG_CTL = 0x0; // exit config mode + REG10 = 0; + + + REG11 = 0; + + + + REG12 = 0; + REG13 = 0; + REG14 = 0x90; + + + PMU->GEN_PURPOSE_0 = 0x0; //set APB_FB_EN = 0 for normal mode + + // required wait time before releasing LTH_ENB + for (i=0;i<500; i++) { + PMU->GEN_PURPOSE_1 = i << 4; + } + + //release isolation - LTH_ENB + PMU->FB_ISOLATION = 0x0; + *((volatile unsigned int*) 0x40004c4c) = 0x000009a0; + + printf("FPGA is programmed\r\n"); + + return 1; + +} diff --git a/soc/arm/quicklogic_eos_s3/fpga_loader.h b/soc/arm/quicklogic_eos_s3/fpga_loader.h new file mode 100755 index 000000000000..24c27802640a --- /dev/null +++ b/soc/arm/quicklogic_eos_s3/fpga_loader.h @@ -0,0 +1,23 @@ +/*========================================================== +* +* Copyright 2020 QuickLogic +* +* Licensed under the Apache License, Version 2.0 (the "License"); +* you may not use this file except in compliance with the License. +* You may obtain a copy of the License at +* +* http://www.apache.org/licenses/LICENSE-2.0 +* +* Unless required by applicable law or agreed to in writing, software +* distributed under the License is distributed on an "AS IS" BASIS, +* WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied. +* See the License for the specific language governing permissions and +* limitations under the License. +* +* +* File : fpga_loader.h +* Purpose: Contains functionality to load FPGA +* +*=========================================================*/ + +extern int load_fpga(uint32_t img_size,uint32_t* image_ptr); \ No newline at end of file diff --git a/soc/arm/quicklogic_eos_s3/soc.c b/soc/arm/quicklogic_eos_s3/soc.c index b793fe99ead3..3ff476d6766b 100644 --- a/soc/arm/quicklogic_eos_s3/soc.c +++ b/soc/arm/quicklogic_eos_s3/soc.c @@ -80,6 +80,29 @@ int eos_s3_io_mux(u32_t pad_nr, u32_t pad_cfg) return 0; } +int eos_s3_fbio_select(u32_t pad_nr, u32_t ucFunc) +{ + u32_t uiExtRegAddr; + u32_t *pExtRegAddr; + + uiExtRegAddr = ucFunc >> EXT_REG_OFFSET_SHIFT; + + if(uiExtRegAddr == FBIO_SEL_2) + { + uiExtRegAddr = uiExtRegAddr | IO_MUX_BASE; + pExtRegAddr = (uint32_t *)uiExtRegAddr; + *pExtRegAddr |= 1 << (pad_nr - 32); + } + else + { + uiExtRegAddr |= IO_MUX_BASE; + pExtRegAddr = (uint32_t *)uiExtRegAddr; + *pExtRegAddr |= 1 << pad_nr; + } + + return 0; +} + static void eos_s3_cru_init(void) { /* Set desired frequency */ @@ -143,6 +166,7 @@ static void eos_s3_fpga_init(void) CRU->C08_X4_CLK_GATE = C08_X4_CLK_GATE_PATH_0_ON; + /* Setup Wishbone clock of FPGA to be divided by 8. * Maximum Wishbone clock frequency supported by FPGA is 10MHz. */ @@ -169,6 +193,10 @@ static int eos_s3_init(struct device *arg) eos_s3_cru_init(); eos_s3_lock_disable(); +#ifdef CONFIG_EOS_S3_PROGRAM_FPGA + program_fpga_ip(); +#endif + #ifdef CONFIG_SOC_EOS_S3_FPGA eos_s3_fpga_init(); #endif diff --git a/soc/arm/quicklogic_eos_s3/soc.h b/soc/arm/quicklogic_eos_s3/soc.h index fb8bb9cb70d9..8ba43e387df2 100644 --- a/soc/arm/quicklogic_eos_s3/soc.h +++ b/soc/arm/quicklogic_eos_s3/soc.h @@ -53,6 +53,7 @@ void eos_s3_lock_enable(void); void eos_s3_lock_disable(void); int eos_s3_io_mux(u32_t pad_nr, u32_t pad_cfg); +int eos_s3_fbio_select(u32_t pad_nr, u32_t ucFunc); #undef NVIC_DisableIRQ #undef NVIC_EnableIRQ @@ -65,6 +66,8 @@ void EOSS3_DisableIRQ(IRQn_Type IRQn); void EOSS3_EnableIRQ(IRQn_Type IRQn); void EOSS3_ClearPendingIRQ(IRQn_Type IRQn); +void program_fpga_ip(); + #define NVIC_DisableIRQ EOSS3_DisableIRQ #define NVIC_EnableIRQ EOSS3_EnableIRQ #define NVIC_ClearPendingIRQ EOSS3_ClearPendingIRQ