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<project source="3.4.1" version="1.0">
This file is intended to be loaded by Logisim-evolution (https://github.com/reds-heig/logisim-evolution).
<lib desc="#Wiring" name="0">
<tool name="Splitter">
<a name="appear" val="center"/>
<a name="facing" val="south"/>
</tool>
<tool name="Pin">
<a name="facing" val="north"/>
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<tool name="Probe">
<a name="facing" val="north"/>
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</tool>
<tool name="Clock">
<a name="facing" val="north"/>
</tool>
<tool name="Constant">
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<a name="value" val="0x0"/>
</tool>
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<lib desc="#Gates" name="1">
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<tool name="NOR Gate">
<a name="inputs" val="4"/>
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<tool name="Controlled Buffer">
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<tool name="PLA">
<a name="table" val=""/>
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<lib desc="#Plexers" name="2">
<tool name="Multiplexer">
<a name="enable" val="false"/>
</tool>
<tool name="Demultiplexer">
<a name="enable" val="false"/>
</tool>
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<lib desc="#Arithmetic" name="3"/>
<lib desc="#Memory" name="4">
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<a name="appearance" val="logisim_evolution"/>
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<a name="appearance" val="logisim_evolution"/>
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<tool name="S-R Flip-Flop">
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<tool name="Register">
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</tool>
<tool name="Counter">
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<tool name="Shift Register">
<a name="appearance" val="logisim_evolution"/>
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<tool name="Random">
<a name="appearance" val="logisim_evolution"/>
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<tool name="RAM">
<a name="appearance" val="logisim_evolution"/>
</tool>
<tool name="ROM">
<a name="appearance" val="logisim_evolution"/>
<a name="contents">addr/data: 8 8
0
</a>
</tool>
</lib>
<lib desc="#I/O" name="5"/>
<lib desc="#TTL" name="6"/>
<lib desc="#TCL" name="7">
<tool name="TclGeneric">
<a name="content">library ieee;
use ieee.std_logic_1164.all;
entity TCL_Generic is
port(
--Insert input ports below
horloge_i : in std_logic; -- input bit example
val_i : in std_logic_vector(3 downto 0); -- input vector example
--Insert output ports below
max_o : out std_logic; -- output bit example
cpt_o : out std_logic_Vector(3 downto 0) -- output vector example
);
end TCL_Generic;
</a>
</tool>
</lib>
<lib desc="#Base" name="8">
<tool name="Text Tool">
<a name="font" val="SansSerif plain 12"/>
<a name="halign" val="center"/>
<a name="text" val=""/>
<a name="valign" val="base"/>
</tool>
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<lib desc="#BFH-Praktika" name="9"/>
<lib desc="#Input/Output-Extra" name="10"/>
<lib desc="#Soc" name="11">
<tool name="Rv32im">
<a name="SocBusSelection" val=""/>
</tool>
<tool name="Nios2">
<a name="SocBusSelection" val=""/>
</tool>
<tool name="SocBus">
<a name="SocBusIdentifier" val="0x00000179B8A64AE43538e018"/>
</tool>
<tool name="Socmem">
<a name="SocBusSelection" val=""/>
</tool>
<tool name="SocPio">
<a name="SocBusSelection" val=""/>
</tool>
<tool name="SocVga">
<a name="SocBusSelection" val=""/>
</tool>
<tool name="SocJtagUart">
<a name="SocBusSelection" val=""/>
</tool>
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<lib desc="file#Magic1_TTL.circ" name="12"/>
<lib desc="file#logi7400ic.circ" name="13"/>
<main name="FAULTS_INT"/>
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<a name="gateUndefined" val="ignore"/>
<a name="simlimit" val="1000"/>
<a name="simrand" val="0"/>
</options>
<mappings>
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<tool lib="8" map="Button3" name="Menu Tool"/>
<tool lib="8" map="Ctrl Button1" name="Menu Tool"/>
</mappings>
<toolbar>
<tool lib="8" name="Poke Tool"/>
<tool lib="8" name="Edit Tool"/>
<tool lib="8" name="Wiring Tool"/>
<tool lib="8" name="Text Tool">
<a name="font" val="SansSerif plain 12"/>
<a name="halign" val="center"/>
<a name="text" val=""/>
<a name="valign" val="base"/>
</tool>
<sep/>
<tool lib="0" name="Pin">
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</tool>
<tool lib="0" name="Pin">
<a name="appearance" val="NewPins"/>
<a name="facing" val="west"/>
<a name="output" val="true"/>
</tool>
<sep/>
<tool lib="1" name="NOT Gate"/>
<tool lib="1" name="AND Gate"/>
<tool lib="1" name="OR Gate"/>
<tool lib="1" name="XOR Gate"/>
<tool lib="1" name="NAND Gate"/>
<tool lib="1" name="NOR Gate"/>
<sep/>
<tool lib="4" name="D Flip-Flop">
<a name="appearance" val="logisim_evolution"/>
</tool>
<tool lib="4" name="Register">
<a name="appearance" val="logisim_evolution"/>
</tool>
</toolbar>
<circuit name="FAULTS_INT">
<a name="appearance" val="logisim_evolution"/>
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<a name="circuitnamedboxfixedsize" val="true"/>
<a name="circuitvhdlpath" val=""/>
<a name="clabel" val=""/>
<a name="clabelfont" val="SansSerif bold 16"/>
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<comp lib="0" loc="(1000,1150)" name="Power"/>
<comp lib="0" loc="(1000,1270)" name="Power"/>
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<a name="facing" val="west"/>
<a name="label" val="nNP"/>
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</comp>
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<a name="appearance" val="NewPins"/>
<a name="facing" val="west"/>
<a name="label" val="nSYSCALL"/>
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<comp lib="0" loc="(1000,910)" name="Power"/>
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<a name="label" val="nRESET"/>
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<comp lib="0" loc="(1180,470)" name="Tunnel">
<a name="label" val="nRESET"/>
</comp>
<comp lib="0" loc="(1190,510)" name="Pin">
<a name="appearance" val="NewPins"/>
<a name="facing" val="west"/>
<a name="label" val="CLKM"/>
</comp>
<comp lib="0" loc="(1280,1180)" name="NoConnect"/>
<comp lib="0" loc="(1280,1250)" name="NoConnect"/>
<comp lib="0" loc="(130,760)" name="Pin">
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<a name="label" val="nNEXT0"/>
</comp>
<comp lib="0" loc="(1320,520)" name="Pull Resistor">
<a name="pull" val="1"/>
</comp>
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<a name="facing" val="west"/>
<a name="label" val="nDMA_REQ"/>
</comp>
<comp lib="0" loc="(1340,620)" name="Pin">
<a name="appearance" val="NewPins"/>
<a name="facing" val="west"/>
<a name="label" val="MSWE"/>
</comp>
<comp lib="0" loc="(1350,300)" name="Pin">
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<a name="facing" val="west"/>
<a name="label" val="MSWM"/>
</comp>
<comp lib="0" loc="(1350,340)" name="Pin">
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<a name="facing" val="west"/>
<a name="label" val="PRIV"/>
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<comp lib="0" loc="(1350,360)" name="Pin">
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<a name="facing" val="west"/>
<a name="label" val="MSWV"/>
</comp>
<comp lib="0" loc="(1350,400)" name="Pin">
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<a name="facing" val="west"/>
<a name="label" val="nTRAPO"/>
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<a name="label" val="FAULT_PENDING"/>
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<a name="label" val="ENCODER"/>
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<a name="width" val="4"/>
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<a name="label" val="CLKS"/>
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<comp lib="0" loc="(210,830)" name="Pin">
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<a name="label" val="nCLR_TRAP"/>
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<comp lib="0" loc="(210,870)" name="Pin">
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<comp lib="0" loc="(210,910)" name="Pin">
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<a name="label" val="IOCLK"/>
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<a name="tristate" val="true"/>
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<comp lib="0" loc="(370,1170)" name="Splitter">
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<a name="incoming" val="16"/>
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<comp lib="0" loc="(400,740)" name="Splitter">
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<comp lib="0" loc="(430,760)" name="Ground"/>
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<comp lib="0" loc="(470,990)" name="Pin">
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<a name="label" val="nIRQ2"/>
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<comp lib="0" loc="(820,1200)" name="Pin">
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<comp lib="0" loc="(820,1320)" name="Pin">
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<comp lib="0" loc="(820,1440)" name="Pin">
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<a name="label" val="nIRQ5"/>
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<comp lib="0" loc="(820,840)" name="Pin">
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<a name="label" val="nIRQ0"/>
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<comp lib="0" loc="(820,960)" name="Pin">
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<a name="label" val="nIRQ1"/>
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<comp lib="0" loc="(850,1080)" name="Pull Resistor">
<a name="pull" val="1"/>
</comp>
<comp lib="0" loc="(850,1200)" name="Pull Resistor">
<a name="pull" val="1"/>
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<comp lib="0" loc="(850,1320)" name="Pull Resistor">
<a name="pull" val="1"/>
</comp>
<comp lib="0" loc="(850,1440)" name="Pull Resistor">
<a name="pull" val="1"/>
</comp>
<comp lib="0" loc="(850,840)" name="Pull Resistor">
<a name="pull" val="1"/>
</comp>
<comp lib="0" loc="(850,960)" name="Pull Resistor">
<a name="pull" val="1"/>
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<comp lib="0" loc="(920,250)" name="Ground">
<a name="facing" val="east"/>
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<comp lib="0" loc="(920,270)" name="Power">
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<comp lib="0" loc="(920,390)" name="Power">
<a name="facing" val="east"/>
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<comp lib="0" loc="(920,640)" name="Power">
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<comp lib="0" loc="(980,1040)" name="Power">
<a name="facing" val="west"/>
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<comp lib="0" loc="(980,1160)" name="Power">
<a name="facing" val="west"/>
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<comp lib="0" loc="(980,1280)" name="Power">
<a name="facing" val="west"/>
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<comp lib="0" loc="(980,1400)" name="Power">
<a name="facing" val="west"/>
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<comp lib="0" loc="(980,800)" name="Power">
<a name="facing" val="west"/>
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<comp lib="0" loc="(980,920)" name="Power">
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<comp lib="1" loc="(1050,1000)" name="AND Gate">
<a name="facing" val="west"/>
<a name="label" val="U54C"/>
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<comp lib="1" loc="(1050,1120)" name="AND Gate">
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<comp lib="1" loc="(1050,1240)" name="AND Gate">
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<a name="label" val="U54A"/>
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<comp lib="1" loc="(1050,1360)" name="AND Gate">
<a name="facing" val="west"/>
<a name="label" val="U41D"/>
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<comp lib="1" loc="(1050,1480)" name="AND Gate">
<a name="facing" val="west"/>
<a name="label" val="U41C"/>
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<comp lib="1" loc="(1050,880)" name="AND Gate">
<a name="facing" val="west"/>
<a name="label" val="U54D"/>
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<comp lib="1" loc="(1180,320)" name="NAND Gate">
<a name="facing" val="west"/>
<a name="label" val="U48D"/>
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<comp lib="1" loc="(1180,380)" name="NAND Gate">
<a name="facing" val="west"/>
<a name="label" val="U48C"/>
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<comp lib="1" loc="(1260,530)" name="NOT Gate">
<a name="facing" val="west"/>
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<comp lib="1" loc="(1280,400)" name="NOT Gate">
<a name="facing" val="west"/>
<a name="label" val="U53E"/>
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<comp lib="1" loc="(210,760)" name="NOT Gate">
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<comp lib="1" loc="(290,740)" name="OR Gate">
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<comp lib="1" loc="(380,780)" name="AND Gate">
<a name="label" val="U59B"/>
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<comp lib="1" loc="(380,850)" name="AND Gate">
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<comp lib="1" loc="(490,460)" name="NAND Gate">
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<a name="label" val="U22D"/>
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<comp lib="1" loc="(490,520)" name="NAND Gate">
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<a name="label" val="U48B"/>
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<comp lib="1" loc="(490,580)" name="NAND Gate">
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<a name="label" val="U48A"/>
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<comp lib="1" loc="(520,390)" name="NOT Gate">
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<a name="label" val="U39D"/>
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<comp lib="1" loc="(600,870)" name="AND Gate">
<a name="label" val="U60D"/>
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<comp lib="1" loc="(720,60)" name="NOR Gate">
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<a name="label" val="U43C"/>
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<comp lib="1" loc="(790,140)" name="NOR Gate">
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<comp lib="1" loc="(870,160)" name="OR Gate">
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<comp lib="1" loc="(910,1080)" name="NOT Gate">
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</comp>
<comp lib="1" loc="(910,1200)" name="NOT Gate">
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<comp lib="1" loc="(910,1320)" name="NOT Gate">
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<comp lib="1" loc="(910,1440)" name="NOT Gate">
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<comp lib="1" loc="(910,840)" name="NOT Gate">
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<comp lib="1" loc="(910,960)" name="NOT Gate">
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<comp lib="1" loc="(960,520)" name="NOT Gate">
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</comp>
<comp lib="1" loc="(960,540)" name="NOT Gate">
<a name="facing" val="west"/>
</comp>
<comp lib="1" loc="(960,560)" name="NOT Gate">
<a name="facing" val="west"/>
</comp>
<comp lib="1" loc="(960,580)" name="NOT Gate">
<a name="facing" val="west"/>
</comp>
<comp lib="1" loc="(960,600)" name="NOT Gate">
<a name="facing" val="west"/>
</comp>
<comp lib="1" loc="(960,620)" name="NOT Gate">
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</comp>
<comp lib="1" loc="(990,500)" name="NOT Gate">
<a name="facing" val="west"/>
</comp>
<comp lib="12" loc="(700,410)" name="SN74148">
<a name="facing" val="west"/>
<a name="label" val="U46"/>
</comp>
<comp lib="12" loc="(700,640)" name="SN74148">
<a name="facing" val="west"/>
<a name="label" val="U47"/>
</comp>
<comp lib="13" loc="(1020,1040)" name="IC_7474"/>
<comp lib="13" loc="(1020,1280)" name="IC_7474"/>
<comp lib="13" loc="(1020,800)" name="IC_7474"/>
<comp lib="13" loc="(1070,600)" name="IC_74273">
<a name="facing" val="west"/>
</comp>
<comp lib="13" loc="(1280,1250)" name="IC_74138">
<a name="facing" val="west"/>
</comp>
<comp lib="13" loc="(510,1130)" name="IC_74244">
<a name="facing" val="west"/>
</comp>
<comp lib="13" loc="(510,1300)" name="IC_74244">
<a name="facing" val="west"/>
</comp>
<comp lib="13" loc="(550,720)" name="IC_74273"/>
<comp lib="8" loc="(1003,943)" name="Text">
<a name="font" val="SansSerif plain 12"/>
<a name="text" val="U52A"/>
</comp>
<comp lib="8" loc="(238,1142)" name="Text">
<a name="font" val="SansSerif plain 12"/>
<a name="text" val="Order of bits unclear in the schematics"/>
</comp>
<comp lib="8" loc="(996,1426)" name="Text">
<a name="font" val="SansSerif plain 12"/>
<a name="text" val="U52B"/>
</comp>
<comp lib="8" loc="(998,1188)" name="Text">
<a name="font" val="SansSerif plain 12"/>
<a name="text" val="U50B"/>
</comp>
<comp lib="8" loc="(999,1308)" name="Text">
<a name="font" val="SansSerif plain 12"/>
<a name="text" val="U51B"/>
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