RAM_ROM.circ

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  <lib desc="#Wiring" name="0">
    <tool name="Splitter">
      <a name="appear" val="center"/>
      <a name="facing" val="south"/>
    </tool>
    <tool name="Pin">
      <a name="facing" val="north"/>
    </tool>
    <tool name="Probe">
      <a name="facing" val="north"/>
    </tool>
    <tool name="Tunnel">
      <a name="facing" val="east"/>
    </tool>
    <tool name="Pull Resistor">
      <a name="facing" val="north"/>
    </tool>
    <tool name="Clock">
      <a name="facing" val="north"/>
    </tool>
    <tool name="Constant">
      <a name="facing" val="west"/>
      <a name="value" val="0x0"/>
    </tool>
  </lib>
  <lib desc="#Gates" name="1">
    <tool name="OR Gate">
      <a name="inputs" val="4"/>
    </tool>
    <tool name="NAND Gate">
      <a name="inputs" val="5"/>
    </tool>
    <tool name="NOR Gate">
      <a name="inputs" val="4"/>
    </tool>
    <tool name="Controlled Buffer">
      <a name="width" val="8"/>
    </tool>
    <tool name="PLA">
      <a name="table" val=""/>
    </tool>
  </lib>
  <lib desc="#Plexers" name="2">
    <tool name="Multiplexer">
      <a name="enable" val="false"/>
    </tool>
    <tool name="Demultiplexer">
      <a name="enable" val="false"/>
    </tool>
  </lib>
  <lib desc="#Arithmetic" name="3"/>
  <lib desc="#Memory" name="4">
    <tool name="D Flip-Flop">
      <a name="appearance" val="logisim_evolution"/>
    </tool>
    <tool name="T Flip-Flop">
      <a name="appearance" val="logisim_evolution"/>
    </tool>
    <tool name="J-K Flip-Flop">
      <a name="appearance" val="logisim_evolution"/>
    </tool>
    <tool name="S-R Flip-Flop">
      <a name="appearance" val="logisim_evolution"/>
    </tool>
    <tool name="Register">
      <a name="appearance" val="logisim_evolution"/>
    </tool>
    <tool name="Counter">
      <a name="appearance" val="logisim_evolution"/>
    </tool>
    <tool name="Shift Register">
      <a name="appearance" val="logisim_evolution"/>
    </tool>
    <tool name="Random">
      <a name="appearance" val="logisim_evolution"/>
    </tool>
    <tool name="RAM">
      <a name="appearance" val="logisim_evolution"/>
    </tool>
    <tool name="ROM">
      <a name="appearance" val="logisim_evolution"/>
      <a name="contents">addr/data: 8 8
0
</a>
    </tool>
  </lib>
  <lib desc="#I/O" name="5"/>
  <lib desc="#TTL" name="6"/>
  <lib desc="#TCL" name="7">
    <tool name="TclGeneric">
      <a name="content">library ieee;
use ieee.std_logic_1164.all;

entity TCL_Generic is
  port(
    --Insert input ports below
    horloge_i  : in  std_logic;                    -- input bit example
    val_i      : in  std_logic_vector(3 downto 0); -- input vector example

	  --Insert output ports below
    max_o      : out std_logic;                    -- output bit example
    cpt_o      : out std_logic_Vector(3 downto 0)  -- output vector example
  );
end TCL_Generic;
</a>
    </tool>
  </lib>
  <lib desc="#Base" name="8">
    <tool name="Text Tool">
      <a name="font" val="SansSerif plain 12"/>
      <a name="halign" val="center"/>
      <a name="text" val=""/>
      <a name="valign" val="base"/>
    </tool>
  </lib>
  <lib desc="#BFH-Praktika" name="9"/>
  <lib desc="#Input/Output-Extra" name="10"/>
  <lib desc="#Soc" name="11">
    <tool name="Rv32im">
      <a name="SocBusSelection" val=""/>
    </tool>
    <tool name="Nios2">
      <a name="SocBusSelection" val=""/>
    </tool>
    <tool name="SocBus">
      <a name="SocBusIdentifier" val="0x00000179B8A64AE43538e018"/>
    </tool>
    <tool name="Socmem">
      <a name="SocBusSelection" val=""/>
    </tool>
    <tool name="SocPio">
      <a name="SocBusSelection" val=""/>
    </tool>
    <tool name="SocVga">
      <a name="SocBusSelection" val=""/>
    </tool>
    <tool name="SocJtagUart">
      <a name="SocBusSelection" val=""/>
    </tool>
  </lib>
  <lib desc="file#Magic1_TTL.circ" name="12"/>
  <main name="RAM_ROM"/>
  <options>
    <a name="gateUndefined" val="ignore"/>
    <a name="simlimit" val="1000"/>
    <a name="simrand" val="0"/>
  </options>
  <mappings>
    <tool lib="8" map="Button2" name="Menu Tool"/>
    <tool lib="8" map="Button3" name="Menu Tool"/>
    <tool lib="8" map="Ctrl Button1" name="Menu Tool"/>
  </mappings>
  <toolbar>
    <tool lib="8" name="Poke Tool"/>
    <tool lib="8" name="Edit Tool"/>
    <tool lib="8" name="Wiring Tool"/>
    <tool lib="8" name="Text Tool">
      <a name="font" val="SansSerif plain 12"/>
      <a name="halign" val="center"/>
      <a name="text" val=""/>
      <a name="valign" val="base"/>
    </tool>
    <sep/>
    <tool lib="0" name="Pin">
      <a name="appearance" val="NewPins"/>
    </tool>
    <tool lib="0" name="Pin">
      <a name="appearance" val="NewPins"/>
      <a name="facing" val="west"/>
      <a name="output" val="true"/>
    </tool>
    <sep/>
    <tool lib="1" name="NOT Gate"/>
    <tool lib="1" name="AND Gate"/>
    <tool lib="1" name="OR Gate"/>
    <tool lib="1" name="XOR Gate"/>
    <tool lib="1" name="NAND Gate"/>
    <tool lib="1" name="NOR Gate"/>
    <sep/>
    <tool lib="4" name="D Flip-Flop">
      <a name="appearance" val="classic"/>
    </tool>
    <tool lib="4" name="Register">
      <a name="appearance" val="classic"/>
    </tool>
  </toolbar>
  <circuit name="RAM_ROM">
    <a name="appearance" val="logisim_evolution"/>
    <a name="circuit" val="RAM_ROM"/>
    <a name="circuitnamedboxfixedsize" val="true"/>
    <a name="circuitvhdlpath" val=""/>
    <a name="clabel" val=""/>
    <a name="clabelfont" val="SansSerif bold 16"/>
    <a name="clabelup" val="east"/>
    <comp lib="0" loc="(170,340)" name="Pin">
      <a name="appearance" val="NewPins"/>
      <a name="label" val="nOE"/>
    </comp>
    <comp lib="0" loc="(170,430)" name="Pin">
      <a name="appearance" val="NewPins"/>
      <a name="label" val="FP_RAM"/>
    </comp>
    <comp lib="0" loc="(170,620)" name="Pin">
      <a name="appearance" val="NewPins"/>
      <a name="label" val="MEMORY"/>
    </comp>
    <comp lib="0" loc="(200,90)" name="Pin">
      <a name="appearance" val="NewPins"/>
      <a name="label" val="A"/>
      <a name="radix" val="16"/>
      <a name="width" val="22"/>
    </comp>
    <comp lib="0" loc="(230,90)" name="Splitter">
      <a name="appear" val="right"/>
      <a name="bit0" val="21"/>
      <a name="bit1" val="20"/>
      <a name="bit10" val="11"/>
      <a name="bit11" val="10"/>
      <a name="bit12" val="9"/>
      <a name="bit13" val="8"/>
      <a name="bit14" val="7"/>
      <a name="bit15" val="6"/>
      <a name="bit16" val="5"/>
      <a name="bit17" val="4"/>
      <a name="bit18" val="3"/>
      <a name="bit19" val="2"/>
      <a name="bit2" val="19"/>
      <a name="bit20" val="1"/>
      <a name="bit21" val="0"/>
      <a name="bit3" val="18"/>
      <a name="bit4" val="17"/>
      <a name="bit5" val="16"/>
      <a name="bit6" val="15"/>
      <a name="bit7" val="14"/>
      <a name="bit8" val="13"/>
      <a name="bit9" val="12"/>
      <a name="fanout" val="22"/>
      <a name="incoming" val="22"/>
    </comp>
    <comp lib="0" loc="(320,60)" name="Pin">
      <a name="appearance" val="NewPins"/>
      <a name="label" val="nWE"/>
    </comp>
    <comp lib="0" loc="(380,250)" name="Splitter">
      <a name="appear" val="right"/>
      <a name="facing" val="west"/>
      <a name="fanout" val="15"/>
      <a name="incoming" val="15"/>
    </comp>
    <comp lib="0" loc="(770,50)" name="Splitter">
      <a name="appear" val="right"/>
      <a name="fanout" val="8"/>
      <a name="incoming" val="8"/>
    </comp>
    <comp lib="0" loc="(810,50)" name="Splitter">
      <a name="bit0" val="7"/>
      <a name="bit1" val="6"/>
      <a name="bit2" val="5"/>
      <a name="bit3" val="4"/>
      <a name="bit4" val="3"/>
      <a name="bit5" val="2"/>
      <a name="bit6" val="1"/>
      <a name="bit7" val="0"/>
      <a name="facing" val="west"/>
      <a name="fanout" val="8"/>
      <a name="incoming" val="8"/>
    </comp>
    <comp lib="0" loc="(840,50)" name="Pin">
      <a name="appearance" val="NewPins"/>
      <a name="facing" val="west"/>
      <a name="label" val="DBUS"/>
      <a name="output" val="true"/>
      <a name="radix" val="16"/>
      <a name="width" val="8"/>
    </comp>
    <comp lib="1" loc="(400,470)" name="NOR Gate">
      <a name="inputs" val="3"/>
    </comp>
    <comp lib="1" loc="(400,530)" name="NOR Gate">
      <a name="inputs" val="3"/>
    </comp>
    <comp lib="1" loc="(400,600)" name="NOR Gate"/>
    <comp lib="1" loc="(490,500)" name="AND Gate"/>
    <comp lib="1" loc="(560,520)" name="AND Gate"/>
    <comp lib="1" loc="(600,410)" name="OR Gate"/>
    <comp lib="1" loc="(770,210)" name="NAND Gate">
      <a name="facing" val="west"/>
    </comp>
    <comp lib="1" loc="(770,340)" name="NAND Gate">
      <a name="facing" val="west"/>
    </comp>
    <comp lib="1" loc="(850,360)" name="NOT Gate">
      <a name="facing" val="west"/>
    </comp>
    <comp lib="12" loc="(700,100)" name="RAM62256"/>
    <comp lib="12" loc="(700,240)" name="ROM27256"/>
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    <wire from="(830,190)" to="(940,190)"/>
    <wire from="(830,230)" to="(920,230)"/>
    <wire from="(830,320)" to="(940,320)"/>
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    <wire from="(940,320)" to="(940,500)"/>
  </circuit>
</project>