RISCV_5_sage_Pipelined_CPU

Name		Name	Last commit message	Last commit date
Latest commit History 5 Commits
ALU_Decoder.sv		ALU_Decoder.sv
Control_unit_top.sv		Control_unit_top.sv
Decode_cycle.sv		Decode_cycle.sv
Execute_Cycle.sv		Execute_Cycle.sv
Fetch_cycle.sv		Fetch_cycle.sv
Main_Decoder.sv		Main_Decoder.sv
Memory_Cycle.sv		Memory_Cycle.sv
PC_Adder.sv		PC_Adder.sv
Pipeline.vcd.gtkw		Pipeline.vcd.gtkw
Pipeline_Top.sv		Pipeline_Top.sv
Pipline_tb.sv		Pipline_tb.sv
README.md		README.md
Reg_file.sv		Reg_file.sv
WriteBack_Cycle.sv		WriteBack_Cycle.sv
alu.sv		alu.sv
data_mem.sv		data_mem.sv
dump.vcd		dump.vcd
fetch_cycle_tb.sv		fetch_cycle_tb.sv
hazard_unit.sv		hazard_unit.sv
instr_mem.sv		instr_mem.sv
instrutions_assm.txt		instrutions_assm.txt
memfile.hex		memfile.hex
mux2x1.sv		mux2x1.sv
mux4x1.sv		mux4x1.sv
muxsel.sv		muxsel.sv
outp.vvp		outp.vvp
pc.sv		pc.sv
sign_extend.sv		sign_extend.sv

Provide feedback