HDMI 控制器

概述

该项目包含一个HDMI接口模块 hdmi_if 的Verilog代码。此模块负责生成和传输HDMI信号，包括时钟生成、数据同步和串行化操作。它与数字显示器接口，将输入的视频数据处理并转换为适合HDMI输出的格式。

模块接口

系统时钟与复位

• clk: 系统时钟输入
• rst_n: 系统复位信号（低电平复位）

用户接口

• hcount: 水平同步计数器输出
• vcount: 垂直同步计数器输出
• dat_rdy: 数据准备好信号输出
• dat_in: 输入数据总线（24位）

HDMI物理层接口

• hdmi_p_do: HDMI数据通道（R、G、B）
• hdmi_p_co: HDMI时钟通道
• hdmi_n_do: HDMI数据通道（R、G、B）
• hdmi_n_co: HDMI时钟通道

模块描述

时钟生成 (hdmi_clkgen)

生成HDMI数据通道和时钟通道所需的时钟信号。

复位控制 (reset_io)

处理系统复位信号并产生模块内部复位信号。

数据处理与同步 (dmt_ctr)

接收输入数据，生成水平和垂直同步信号，并提供给后续的编码模块。

TMDS编码 (tmds_encode)

对视频数据进行TMDS编码，以适应HDMI的传输要求。

数据串行化 (serializer_10_to_1)

将编码后的数据进行10位串行化处理，准备进行HDMI传输。

差分信号输出 (ds_o)

将串行化的数据转换为HDMI的差分信号输出，包括正负极数据通道和时钟通道。

注意事项

• 此模块为开源设计，遵循GPL-3.0许可证。