Перерисована схема программируемой ячейки памяти

MPSU · Aug 14, 2024 · b75e2a7 · b75e2a7
1 parent ee53a93
commit b75e2a7
Show file tree

Hide file tree

Showing 3 changed files with 5 additions and 1 deletion.
diff --git a/.pic/Introduction/How FPGA works/fig_13.drawio.svg b/.pic/Introduction/How FPGA works/fig_13.drawio.svg
diff --git a/.pic/Introduction/How FPGA works/fig_13.png b/.pic/Introduction/How FPGA works/fig_13.png
diff --git a/Introduction/How FPGA works.md b/Introduction/How FPGA works.md
@@ -159,7 +159,7 @@ _Рисунок 12. Реализация мультиплексора, испо
 
 Из транзисторов можно построить не только логические элементы, но и элементы памяти. На рис. 13 представлена схема простейшей ячейки статической памяти, состоящей из транзистора и двух инверторов (т.е. суммарно состоящей из 5 транзисторов, поэтому она называется **5T** SRAM). Данная ячейка реализует 1 бит конфигурируемой памяти, являвшейся одним из основных компонентов самой первой ПЛИС.
 
-![../.pic/Introduction/How%20FPGA%20works/fig_08.png](../.pic/Introduction/How%20FPGA%20works/fig_13.png)
+![../.pic/Introduction/How%20FPGA%20works/fig_13.drawio.svg](../.pic/Introduction/How%20FPGA%20works/fig_13.drawio.svg)
 
 _Рисунок 13. Конфигурируемая ячейка памяти ПЛИС Xilinx XC2064[[2, стр. 2-63](https://archive.org/details/programmablegate00xili/page/n93/mode/2up)]._