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基于FPGA的数字系统设计/README.md

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 # 基于FPGA的数字系统设计
 
-本课程是为从事数字系统设计的研究生开设的实践性质较强的课程。
+本课程是为从事数字系统设计的研究生开设的实践性质较强的课程。<br><br>
 
 
 
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 只有一位授课老师 JXJ 。
 
-选课方面，因为本课程涉及 FPGA 开发，需要有一定的基础，所以选课人数相对较少，选课的难度不高。
+选课方面，因为本课程涉及 FPGA 开发，需要有一定的基础，所以选课人数相对较少，选课的难度不高。<br><br>
 
 
 
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 要求使用 VHDL 语言，但是好像你用 Verilog 也没啥。
 
-<center><font face="黑体" color=red size=6>请注意！！<br>本课程上课内容完全以理论为主<br>实践部分基本几乎靠自己摸索</font></center>
+<br><br>**请注意！！**
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+本课程上课内容完全以理论为主实践
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+部分基本几乎靠自己摸索
 
 如果你是小白，或者抱着入门的态度，那么很可惜，本课程不太适合你
 
-<center><font face="黑体" color=red size=6>请注意！！<br>本课程默认你是有 FPGA 基础的<br>所有的实践开发工具都需要自己准备</font></center>
+<br><br>**请注意！！**
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+本课程默认你是有 FPGA 基础的
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+所有的实践开发工具都需要自己准备
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+作者是自费购买的 Xilinx Artix 7 开发板，加上下载器和 DAC 模块共计花费约 ￥800
 
-作者是自费购买的 Xilinx Artix 7 开发板，加上下载器和 DAC 模块共计花费约 ￥800。有的同学是实验室里帮忙买的或者实验室里本来就有的
+有的同学是实验室里帮忙买的或者实验室里本来就有的
 
-<center><font face="黑体" color=red size=6>请注意！！<br>本课程老师经常请假<br>到后面基本上就是两周才上一次</font></center>
+<br><br>**请注意！！**
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+本课程老师经常请假
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+到后面基本上就是两周才上一次
 
 JXJ 老师特别喜欢在**周三晚上十点到十一点左右**才通知大家**明早八点五十**的课上不上
 
 并且因为他的频繁请假，上课进度耽误了，但是你该完成的作业不能耽误，以至于你做的比他讲的快。
 
-到学期末了考试周了，还有接近一半的课没上。他会在周五晚上通知你周六早上补课。（因此到课率可想而知）。
+到学期末了考试周了，还有接近一半的课没上。他会在周五晚上通知你周六早上补课。（因此到课率可想而知）。<br><br>
 
 
 
@@ -60,7 +74,7 @@ JXJ 老师特别喜欢在**周三晚上十点到十一点左右**才通知大家
 
 说明：如果你有较好的 FPGA 基础（或者正在从事相关研究），本课程完全可以称为水课；
 
-​			如果你没有 FPGA 基础，那么这节课的体验可以说是灾难性的
+​			如果你没有 FPGA 基础，那么这节课的体验可以说是灾难性的<br><br>
 
 
 
@@ -78,5 +92,8 @@ JXJ 老师特别喜欢在**周三晚上十点到十一点左右**才通知大家
 
 大作业最后也是得过且过了
 
-<center><font face="黑体" color=red size=6>在课堂上学到的内容不如开发板的配套视频学到的百分之一<br>真心劝所有没基础的人别选这课</font></center>
+在课堂上学到的内容不如开发板的配套视频学到的百分之一
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+真心劝所有没基础的人别选这课
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